HW konfigur\u00e1cia<\/h1>\n\n- CPU R65C02<\/li>\n
- VIA R65C22 = 0xD000 a\u017e DFFF nastavite\u013en\u00e9 v CPLD<\/li>\n
- RAM IS61C256 = 32K 0x0000 a\u017e 0x8FFF natvrdo<\/li>\n
- EEPROM AT28C64 = 8K 0xE000 a\u017e 0xFFFF nastavite\u013en\u00e9 v CPLD<\/li>\n
- CPLD EPM7064 alebo EPM3064 = IRQ a MNI routing, dek\u00f3dovanie adries pr\u00edpadne nejak\u00fd IO obvod (4 adresy). 4 IO porty s\u00fa voln\u00e9 a vyveden\u00e9 na header.<\/li>\n
- Zjednodu\u0161en\u00e1 zbernica vyveden\u00e1 na konektor. 16K rozsah CS a IRQ pin ovl\u00e1dan\u00fd CPLD.<\/li>\n<\/ul>\n
Mo\u017enosti konfigur\u00e1cie<\/h1>\n\n- EEPROM m\u00f4\u017ee by\u0165 umiestnen\u00e1 kdeko\u013evek v rozsahu 0x8yyy a\u017e 0xFyyy. Horn\u00e9 4K na F\/D\/B\/9, a doln\u00e9 na E\/C\/A\/8.<\/li>\n
- CPLD\/VIA\/IOx m\u00f4\u017eu by\u0165 tie\u017e v rozsahu 0x8 a\u017e 0xF.<\/li>\n
- V CPLD m\u00f4\u017ee okrem z\u00e1kladnej logiky obsahova\u0165 aj \u010fal\u0161iu logiku (SPI\/SERIAL\/IEC\/…)<\/li>\n<\/ul>\n
Sch\u00e9ma<\/h1>\n
![\"c](\"https:\/\/zz-indigo.mavipet.sk\/wp-content\/uploads\/2013\/12\/cbrain-1024x724.jpg\")
<\/a>Podklady projektu EAGLE,VHDL …. <\/a>(Nejde v IE nevie tak bezpe\u010dn\u00e9 SSL)<\/p>\nFotky rie\u0161enia<\/h1>\n
Osaden\u00e9 p\u00e4tice a bi\u017eut\u00e9ria.<\/p>\n
![\"C](\"https:\/\/zz-indigo.mavipet.sk\/wp-content\/uploads\/2013\/12\/IMG_00051-1024x683.jpg\")
<\/a>Takto to bude vyzera\u0165 ke\u010f to bude „funk\u010dn\u00e9“ a osaden\u00e9. E\u0161te mi ch\u00fdba oscil\u00e1tor.<\/p>\n![\"C](\"https:\/\/zz-indigo.mavipet.sk\/wp-content\/uploads\/2013\/12\/IMG_0007-1024x683.jpg\")
<\/a>A v prvej iter\u00e1cii PCB ch\u00fdbal pull-up odpor pre RESET. Na\u0161\u0165astie rie\u0161enie nieje zlo\u017eit\u00e9. Aktu\u00e1lne eagle s\u00fabory ho u\u017e maj\u00fa.<\/p>\n![\"zabudnut\u00fd](\"https:\/\/zz-indigo.mavipet.sk\/wp-content\/uploads\/2013\/12\/IMG_0001-1024x683.jpg\")
<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"P\u00f4vodne som chcel nie\u010do jednoduch\u00e9 ako PMI-80 ale z 6502 Ale v\u0161etko \u010do som na\u0161iel pou\u017e\u00edva dnes u\u017e nevyr\u00e1ban\u00e9 IO a ich dne\u0161n\u00e1 dostupnos\u0165 a cena je mimo m\u00f4j rozpo\u010det. Aktu\u00e1lne sa vyr\u00e1baj\u00fa z rady 6502 okrem CPU a MCU … Pokra\u010dova\u0165 v \u010d\u00edtan\u00ed
Mo\u017enosti konfigur\u00e1cie<\/h1>\n\n- EEPROM m\u00f4\u017ee by\u0165 umiestnen\u00e1 kdeko\u013evek v rozsahu 0x8yyy a\u017e 0xFyyy. Horn\u00e9 4K na F\/D\/B\/9, a doln\u00e9 na E\/C\/A\/8.<\/li>\n
- CPLD\/VIA\/IOx m\u00f4\u017eu by\u0165 tie\u017e v rozsahu 0x8 a\u017e 0xF.<\/li>\n
- V CPLD m\u00f4\u017ee okrem z\u00e1kladnej logiky obsahova\u0165 aj \u010fal\u0161iu logiku (SPI\/SERIAL\/IEC\/…)<\/li>\n<\/ul>\n
Sch\u00e9ma<\/h1>\n
<\/a>Podklady projektu EAGLE,VHDL …. <\/a>(Nejde v IE nevie tak bezpe\u010dn\u00e9 SSL)<\/p>\nFotky rie\u0161enia<\/h1>\n
Osaden\u00e9 p\u00e4tice a bi\u017eut\u00e9ria.<\/p>\n
<\/a>Takto to bude vyzera\u0165 ke\u010f to bude „funk\u010dn\u00e9“ a osaden\u00e9. E\u0161te mi ch\u00fdba oscil\u00e1tor.<\/p>\n<\/a>A v prvej iter\u00e1cii PCB ch\u00fdbal pull-up odpor pre RESET. Na\u0161\u0165astie rie\u0161enie nieje zlo\u017eit\u00e9. Aktu\u00e1lne eagle s\u00fabory ho u\u017e maj\u00fa.<\/p>\n<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"P\u00f4vodne som chcel nie\u010do jednoduch\u00e9 ako PMI-80 ale z 6502 Ale v\u0161etko \u010do som na\u0161iel pou\u017e\u00edva dnes u\u017e nevyr\u00e1ban\u00e9 IO a ich dne\u0161n\u00e1 dostupnos\u0165 a cena je mimo m\u00f4j rozpo\u010det. Aktu\u00e1lne sa vyr\u00e1baj\u00fa z rady 6502 okrem CPU a MCU … Pokra\u010dova\u0165 v \u010d\u00edtan\u00ed
Sch\u00e9ma<\/h1>\n
Osaden\u00e9 p\u00e4tice a bi\u017eut\u00e9ria.<\/p>\n P\u00f4vodne som chcel nie\u010do jednoduch\u00e9 ako PMI-80 ale z 6502 Ale v\u0161etko \u010do som na\u0161iel pou\u017e\u00edva dnes u\u017e nevyr\u00e1ban\u00e9 IO a ich dne\u0161n\u00e1 dostupnos\u0165 a cena je mimo m\u00f4j rozpo\u010det. Aktu\u00e1lne sa vyr\u00e1baj\u00fa z rady 6502 okrem CPU a MCU … Pokra\u010dova\u0165 v \u010d\u00edtan\u00ed <\/a>Podklady projektu EAGLE,VHDL …. <\/a>(Nejde v IE nevie tak bezpe\u010dn\u00e9 SSL)<\/p>\nFotky rie\u0161enia<\/h1>\n
<\/a>Takto to bude vyzera\u0165 ke\u010f to bude „funk\u010dn\u00e9“ a osaden\u00e9. E\u0161te mi ch\u00fdba oscil\u00e1tor.<\/p>\n<\/a>A v prvej iter\u00e1cii PCB ch\u00fdbal pull-up odpor pre RESET. Na\u0161\u0165astie rie\u0161enie nieje zlo\u017eit\u00e9. Aktu\u00e1lne eagle s\u00fabory ho u\u017e maj\u00fa.<\/p>\n<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"